Схема управления регистрами отвечает за генерацию команд управления обмена регистров с внутренними шинами: Y/SB, X/SB, SB/X, SB/Y, S/SB, SB/S, S/ADL, S/S.

Фактически вся схема работает только во время PHI2, так как выходные командные защелки открываются только во время PHI2. На вход схемы поступают:

• Куча входов с декодера
• Контрольный сигнал STOR (на базе MEMOP, но по сути дела тоже с декодера)
• Глобальная защелка NotReady1 (процессор не готов на начало текущего такта)
• Контрольная линия /ready (процессор НЕ готов)

На выходе схемы:

• Контрольные линии, которые идут на соотв. защелки контрольных команд управления регистрами.
• Вспомогательные контрольные линии для других схем : STXY, SBXY, STKOP. Но все они также нужны только во время PHI2, для обновления других командных защелок.