Входной CLK разводится на два внутренних комплементарных сигнала: CLK и /CLK.

CLK используется исключительно в фазогенераторе видеотракта PPU.

Все остальные схемы тактируются посредством Pixel Clock

После прихода внешнего сигнала /RES = 0 защелка устанавливается, чтобы "не потерять" сигнал сброса. Защелка остается установленной до тех пор, пока не будет очищена RESCL = 1.

Выходное значение защелки подается на схему очистки регистров (сигнал RC - Register Clear).

При включении питания защелка Reset FF принимает неопределенное значение (x).

Схема полностью асинхронная и не зависит от CLK.