Различия

Здесь показаны различия между двумя версиями данной страницы.

Ссылка на это сравнение

Предыдущая версия справа и слева Предыдущая версия
Следующая версия
Предыдущая версия
ppu:pclk [2018/11/26 12:02]
org
ppu:pclk [2021/02/24 15:19] (текущий)
org
Строка 3: Строка 3:
 Pixel clock (сокращенно PCLK) используется всеми узлами PPU (кроме генератора фаз видеосигнала). Pixel clock (сокращенно PCLK) используется всеми узлами PPU (кроме генератора фаз видеосигнала).
  
-Причем используется как ​отрицательный уровень (/PCLK), так и положительный (PCLK).+Причем ​симметрично ​используются как ​низкий уровень (`/PCLK`), так и высокий (`PCLK`).
  
-Условно /PCLK можно назвать "​подготовка",​ а PCLK - "​вывод пикселя"​.+Условно ​`/PCLKможно назвать "​подготовка",​ а `PCLK- "​вывод пикселя"​.
  
-PCLK получается путем замедления входного тактового сигнала CLK (21.48 MHz) в 4 раза.+`PCLKполучается путем замедления входного тактового сигнала ​`CLK(21.48 MHz) в 4 раза.
  
 Для этого используется делитель на статических защелках:​ Для этого используется делитель на статических защелках:​
Строка 13: Строка 13:
 {{:​ppu:​pclk.jpg?​400}} {{:​ppu:​pclk.jpg?​400}}
  
-На выходе делителя находится много push/pull усилительных каскадов,​ поскольку сигнал PCLK должен быть достаточно мощным. Для этого (чуть правее на кристалле) находится гребенка ещё более мощных push/pull инверторов:​+На выходе делителя находится много push/pull усилительных каскадов,​ поскольку сигнал ​`PCLKдолжен быть достаточно мощным. Для этого (чуть правее на кристалле) находится гребенка ещё более мощных push/pull инверторов:​
  
 {{:​ppu:​pclk_amp.jpg}} {{:​ppu:​pclk_amp.jpg}}
  
-Входной тактовый сигнал CLK используется исключительно в [[ppu:​video_out|фазогенераторе видеотракта]] PPU.+Входной тактовый сигнал ​`CLKиспользуется исключительно в [[ppu:​video_out|фазогенераторе видеотракта]] PPU.
  
 ## Состояние при включении питания ## Состояние при включении питания
  
-Сложно сказать какие значения находятся на защелках (затворах). Если полагать,​ что после включения питания CLK равен 0, а на затворе это то же самое, что 0 (затвор закрыт),​ то значения защелок примут следующие значения:​ [ 0, 1, 0, 1 ]+Сложно сказать какие значения находятся на защелках (затворах). Если полагать,​ что после включения питания ​`CLKравен 0, а `z` (терминами HDL означает "​отсоединено"​) ​на затворе это то же самое, что 0 (затвор закрыт),​ то значения защелок примут следующие значения:​ [ 0, 1, 0, 1 ]
  
-(Первая защелка находится рядом с сигналом RES)+(Первая защелка находится рядом с сигналом ​`RES`)
  
-Но вообще правильнее считать,​ что значение защелок не определено (x)+Но вообще правильнее считать,​ что значение защелок не определено (`x`)
  
 ## Псевдокод логики PCLK ## Псевдокод логики PCLK
  • Показать страницу