Различия

Здесь показаны различия между двумя версиями данной страницы.

Ссылка на это сравнение

Предыдущая версия справа и слева Предыдущая версия
6502:clock [2013/10/18 22:43]
org
6502:clock [2014/01/25 21:24] (текущий)
org
Строка 1: Строка 1:
-==== Тактовые сигналы ====+====== Тактовые сигналы ​======
  
 6502 включает в свой состав две схемы опорных тактовых сигналов : внешнюю и внутреннюю. Но прежде чем приступить к рассмотрению схем, нужно немного рассказать о тактовых сигналах 6502. 6502 включает в свой состав две схемы опорных тактовых сигналов : внешнюю и внутреннюю. Но прежде чем приступить к рассмотрению схем, нужно немного рассказать о тактовых сигналах 6502.
Строка 17: Строка 17:
 Но это ещё не всё, особенности всех тактовых сигналов мы рассмотрим в процессе изучения их схем. Но это ещё не всё, особенности всех тактовых сигналов мы рассмотрим в процессе изучения их схем.
  
-==== Схема для разводки тактовых сигналов внутрь ====+====== Схема для разводки тактовых сигналов внутрь ​======
  
 {{6502:​clock_internal.jpg?​500}} {{6502:​clock_internal.jpg?​500}}
Строка 41: Строка 41:
 Симуляция в кактусе показывает "​лаг",​ но не показывает удлиненный нижний уровень (я дорисовал его руками на картинке выше). Поэтому ждём симуляцию в протеусе,​ там по идее должны более точно учитываться задержки в "​рассыпухоподобных"​ схемах. Симуляция в кактусе показывает "​лаг",​ но не показывает удлиненный нижний уровень (я дорисовал его руками на картинке выше). Поэтому ждём симуляцию в протеусе,​ там по идее должны более точно учитываться задержки в "​рассыпухоподобных"​ схемах.
  
-==== Подмога с форума 6502.org ====+====== Подмога с форума 6502.org ​======
  
 Обратился за помощью на форум 6502.org и товарищ BigEd ответил,​ что он проводил симуляцию на базе FPGA-нетлиста 6502 и получил следующие развертки : Обратился за помощью на форум 6502.org и товарищ BigEd ответил,​ что он проводил симуляцию на базе FPGA-нетлиста 6502 и получил следующие развертки :
Строка 57: Строка 57:
 Выходит что из-за несимметричного каскада инвертора происходит затягивание нарастающего фронта,​ поэтому нижний уровень как-бы "​затягивается"​. Выходит что из-за несимметричного каскада инвертора происходит затягивание нарастающего фронта,​ поэтому нижний уровень как-бы "​затягивается"​.
  
-==== Официальный даташит ====+====== Официальный даташит ​======
  
 Официальная документация приводит следующую диаграмму : Официальная документация приводит следующую диаграмму :
Строка 63: Строка 63:
 {{6502:​clock_timing_datasheet.jpg}} {{6502:​clock_timing_datasheet.jpg}}
  
-==== Схема для разводки тактовых сигналов наружу ====+====== Схема для разводки тактовых сигналов наружу ​======
  
 {{6502:​clock_external.jpg?​600}} {{6502:​clock_external.jpg?​600}}
Строка 69: Строка 69:
 Логическая схема внешней разводки тактовых сигналов не отличается от схемы внутренней разводки,​ за исключением того, что выходы PHI1/PHI2 идут на одноименные контакты через "​гребенку"​ мощных транзисторов. Логическая схема внешней разводки тактовых сигналов не отличается от схемы внутренней разводки,​ за исключением того, что выходы PHI1/PHI2 идут на одноименные контакты через "​гребенку"​ мощных транзисторов.
  
-==== Симуляция ====+====== Симуляция ​======
  
 Ничего особенного делать для симуляции не надо. Ничего особенного делать для симуляции не надо.
  • Показать страницу