Pixel Clock (PCLK)

Pixel clock (сокращенно PCLK) используется всеми узлами PPU (кроме генератора фаз видеосигнала).

Причем используется как отрицательный уровень (/PCLK), так и положительный (PCLK).

Условно /PCLK можно назвать "подготовка", а PCLK - "вывод пикселя".

PCLK получается путем замедления входного тактового сигнала CLK (21.48 MHz) в 4 раза.

Для этого используется делитель на статических защелках:

pclk.jpg

На выходе делителя находится много push/pull усилительных каскадов, поскольку сигнал PCLK должен быть достаточно мощным. Для этого (чуть правее на кристалле) находится гребенка ещё более мощных push/pull инверторов:

pclk_amp.jpg

Входной тактовый сигнал CLK используется исключительно в фазогенераторе видеотракта PPU.

Состояние при включении питания

Сложно сказать какие значения находятся на защелках (затворах). Если полагать, что после включения питания CLK равен 0, а Z на затворе это то же самое, что 0 (затвор закрыт), то значения защелок примут следующие значения: [ 0, 1, 0, 1 ]

(Первая защелка находится рядом с сигналом RES)

Но вообще правильнее считать, что значение защелок не определено (x)

Псевдокод логики PCLK

if ( CLK == 1 )
{
    PCLK_Latch[0] = PCLK_Latch[3] & ~RES;
    PCLK_Latch[2] = ~PCLK_Latch[1];
}
else
{
    PCLK_Latch[1] = ~PCLK_Latch[0];
    PCLK_Latch[3] = ~PCLK_Latch[2];
}
 
PCLK = ~PCLK_Latch[3];
nPCLK = ~PCLK;
  • Показать исходный текст